반도체 설계 프로그램 알아보기

ChipStudio

반도체 EDA 설계 시뮬레이터

⚙ 공정 & 파운드리 설정

공정 노드 7nm (FinFET) 14nm (FinFET) 28nm (HKMG) 40nm (LP) 65nm (LP) 180nm (CMOS)

파운드리 TSMC 삼성 파운드리 Intel Foundry GlobalFoundries

설계 단계 RTL 설계 로직 합성 플로어플랜 배치 (Placement) 라우팅 사인오프 검증

공급 전압 (V) 0.7V (7nm) 0.8V (14nm) 1.0V (28nm) 1.2V (40nm) 1.8V (65nm)

📐 칩 아키텍처 파라미터

코어 수 1코어2코어4코어8코어16코어

클럭 주파수 100 MHz500 MHz1 GHz2 GHz3 GHz

L1 캐시 16 KB32 KB64 KB128 KB

표준 셀 수 (게이트 등가): 500K

칩 면적 (mm²): 25

📂 입출력 포맷

입력 포맷 Verilog RTLVHDLSPICE NetlistLEF/DEF

출력 포맷 GDSIIOASISDEFSPICE

금속층 수 6층 (28nm)8층 (14nm)12층 (7nm)15층 (5nm)

배치 알고리즘 시뮬레이티드 어닐링포스 다이렉티드유전 알고리즘비선형 최적화

✅ 확정된 칩 사양

🗺 플로어플랜 & 배치 시뮬레이션

배치 밀도 (%): 70

채널 폭: 2.0μm

📊 배치 결과 메트릭

—

활용률 (%)

—

와이어 (mm)

—

위반 수

—

실행 (s)

⏱ STA — 정적 타이밍 분석

분석 코너 TT (Typical)FF (Fast)SS (Slow)SF

온도 (°C) -40°C25°C85°C125°C

📋 타이밍 경로 결과

—

WNS (ps)

—

TNS (ps)

—

Fmax (MHz)

—

위반 경로

#	출발	도착	슬랙(ps)	지연	상태

⚡ 전력 분석 설정

활동 인수 (%): 30

분석 모드 동적 전력정적 전력전체

🌡 전력 & 열 분포 맵

전력 분해

—

총 전력 (mW)

—

동적 (mW)

—

정적 (mW)

—

밀도 (mW/mm²)

🔍 DRC — 디자인 규칙 검사

규칙 세트 전체 (Full DRC)금속층밀도안테나

검사 정밀도 FastFullSign-off

📋 DRC 결과

—

총 규칙

—

통과

—

경고

—

위반

🗂 GDSII 레이아웃 뷰어

표시 레이어 전체M1 MetalM2 MetalPoly GateN-DiffP-DiffVia

줌 1x2x4x8x

📊 레이어 통계

📄 설계 종합 리포트

각 단계를 실행하면 리포트가 자동으로 생성됩니다.

✅ 파이프라인 체크리스트

🤖

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